طراحی مقایسه کننده bit slice و محاسبه تأخیر

طراحی مقایسه کننده bit slice و محاسبه تأخیر

توضیحات

در جلسه بیست و چهارم مدار منطقی دکتر حقیقت، با عنوان «طراحی مقایسه کننده bit slice و محاسبه تأخیر»، ادامه فصل ششم درس مدارهای منطقی، یعنی فصل «طراحی بیت برش (bit slice) مدارات ترکیبی»، تدریس می‌شود. در این جلسه می‌خواهیم ابتدا یک مقایسه کننده به روش bit slice طراحی کنیم (به مقایسه دو عدد 16 بیتی دقت کنید که درجدول حقیقت آن 32^2 یعنی بیشتر از چهار میلیارد سطر وجود دارد!) می‌خواهیم همان الگوریتم مقایسه دو عدد دهدهی به روش digit slice که در ذهن‌مان استفاده می‌کنیم را در اینجا نیز به کار ببریم. این کار را به دو روش مقایسه چپ به راست و مقایسه راست به چپ انجام شده و در هر دو روش مدار بهینه مربوطه طراحی و روابط بازگشتی مربوطه نیز استخراج و تحلیل می‌شوند. سپس روش محاسبه و کاهش تأخیر مدارهای ترکیبی با طراحی bit slice تدریس می‌شود. سپس با یک مثال کلی مسئله تأخیر مسیر بحرانی آموزش داده می‌شود تا دانشجو بفهمد که اگر واحدهای bit slice رابطه بازگشتی نداشته باشد، مسیر بحرانی از تمام واحدها عبور نمی‌کند و تأخیر کل مدار تابع تعداد واحدها نیست. اما اگر واحدهای bit slice رابطه بازگشتی داشته باشند، تأخیر کل مدار با افزایش تعداد واحدها زیاد می‌شود. سپس تأخیر یک مدار جمع‌کننده Ripple Carry با دو طراحی مختلف محاسبه می‌شود. در ادامه روش کاهش تأخیر مدار ترکیبی bit slice با بسط روابط بازگشتی و به روش پیش‌بینی رقم نقلی (CLA: Carry Lookahead) تدریس می‌شود که در آن به نظر می‌رسد رقم‌های نقلی پیش‌بینی می‌شود، در حالی که فقط رقم‌های نقلی به طور تقریباً همزمان ا بسط روابط بازگشتی به دست می‌آید. سپس در مورد واحدهایCLA و ساخت Adder با آنها و اتصال آبشاری آنها گفتگو می‌شود. در انتها یک تمرین برای مقایسه کننده بیت برش چهار بیتی و بسط روابط بازگشتی آن مطرح و حل تشریحی آن ارائه می‌شود.

هزینه دوره:
1,000,000 تومان950,000 تومان

مدار منطقی

قسمت های جدید هر هفته به این دوره اضافه خواهد شد.