حل تشریحی سوالات الکترونیک دیجیتال - کنکور ارشد مهندسی کامپیوتر 1404

در یک وارون گر CMOS، نسبت تقریبی $\frac{\left(\frac{W}{L}\right)PMOS}{\left(\frac{W}{L}\right)NMOS}$ را چه مقدار تعیین کنیم تا به ازای ولتاژ ورودی 1/5 ولت، جریان ایستا (اتصال کوتاه) حداکثر شود؟

$\left[VDD=3.0V,V_{tn}=0.3V,V_{tn}=-0.5V,K_n^{\prime }=2K^{\prime }p,\beta =K^{\prime }.\frac{W}{L}\right]$

اگر W همه ترانزیستورهای گیت NAND سه ورودی نمایش داده شده دو برابر شود، بیشترین تأخیر بالارونده خروجی این گیت، طبق مدل المور چگونه تغییر می کند؟ (فرض کنید $C_L$ نشان دهنده خازن ناشی از ورودی گیت های طبقه بعد باشد که ابعاد ترانزیستورهای آن ثابت باقی می ماند.)

ساختار ترانزیستوری زیر، چه تابع منطقی را پیاده سازی می کند؟

فرض کنید ورودی های A و $\overline{B}$ به صورت شکل زیر تغییر کنند. ولتاژ نهایی گروه out چه مقداری می شود؟ (فرض کنید ولتاژ آستانه تمامی ترانزیستورهای NMOS ، برابر $V_{tn}$ و ولتاژ آستانه تمامی ترانزیستورهای PMOS ، برابر $V_{tn}$ باشد.

در وارون گر NMOS شکل زیر، مقدار تقریبی $\frac{W}{L}$ ترانزیستور چقدر باید باشد تا خروجی برابر $Vout=0.1V$ شود؟ $\left[VDD=3.3^V,V_{tn}=0.3^V,K_n^{\prime }=1\frac{mA}{V^2}\right]$

اعمال کدام یک از ورودی های زیر $\left(A,B,C,D\right)$ می تواند منجر به افت ناخواسته ولتاژ خروجی (ولتاژ out) ناشی از انتشار بار در فاز ارزیابی (Evaluate) شود؟ (فرض کنید ورودی ها در لبه بالارونده کلاک تغییر می کنند.)