صفحه اصلی

تست لایک

کنکور دکتری

مهندسی کامپیوتر - نرم افزار

معماری کامپیوتر پیشرفته - VLSI پیشرفته

حل تشریحی سوالات معماری کامپیوتر پیشرفته - VLSI پیشرفته - کنکور دکتری مهندسی کامپیوتر 1400

منوی آزمون (درس ها)

درباره آزمون ساختمان داده ها و طراحی الگوریتم ها(20 سوال)مدار منطقی و معماری کامپیوتر(20 سوال)سیستم های عامل پیشرفته(15 سوال)پایگاه داده های پیشرفته(10 سوال)شناسایی الگو - یادگیری ماشین(25 سوال)شبکه پیشرفته(10 سوال)معماری کامپیوتر پیشرفته - VLSI پیشرفته(25 سوال)

سوالات معماری کامپیوتر پیشرفته - VLSI پیشرفته

25 سوال

101.

برای پردازش ۹۳ عدد ورودی در یک سیستم که به صورت ایدئال پایپلاین شده و از معماری 3-way superscalar بهره می‌برد تسریع ۳۱ به دست آمده است. این پایپلاین چند طبقه (stage) دارد؟

1)

کمتر از 10

2)

10

3)

بیشتر از 10

4)

با این اطلاعات قابل تعیین نیست.

مشاهده پاسخ ها

102.

در یک پاپیلاین غیر خطی جدول رزرواسیون بصورت زیر است کدام مورد درست است؟

(MAL = Minimum Average Latency)

1)

MAL=3.3

2)

MAL=4

3)

سیکل (416) مجاز است.

4)

سیکل $4^{*} 6^{*} 1 6^{*}$ مجاز است.

مشاهده پاسخ ها

103.

در خصوص یک پایپلاین غیر خطی با قابلیت محاسبه n تابع مختلف کدام گزاره درست است؟

الف) n ماتریس تصادم اولیه (Initial Collision matrix) داریم.

ب) هر ماتریس تصادم اولیه 1-n سطر دارد (هر سطر معرف یک بردار تصادم اولیه است).

1)

هر دو گزاره الف و ب درست هستند.

2)

هر دو گزاره الف و ب نادرست هستند.

3)

گزاره الف درست است اما گزاره به درست نیست.

4)

گزاره به درست است اما گزاره الف درست نیست.

مشاهده پاسخ ها

104.

در یک پایپلاین غیر خطی بردار تصادم اولیه 01010 است. جدول رزرواسیون این خط لوله کدام گزینه نمی‌تواند باشد؟

1)

2)

3)

4)

با این اطلاعات نمی‌شود در خصوص جدول رزرواسیون اظهار نظر کرد.

مشاهده پاسخ ها

105.

در یک سیستم چند پردازنده با حافظه مشترک برای درخواست تصاحب گذرگاه می‌خواهیم از روش daisy chain استفاده کنیم از کدام گزینه می‌توان برای لاجیک مورد نیاز هر پردازنده استفاده کرد؟

1)

شکل

2)

شکل

3)

شکل

4)

شکل

مشاهده پاسخ ها

106.

در یک پیش بینی کننده پرش دو بیتی دوسطحی نوع Gag با یک BHR عمومی 10 بیتی حجم حافظه PHT عمومی کدام است؟

(BHR: Branch History Register, PHT: Pattern History Table)

1)

1024 بیت

2)

256 بایت

3)

1024 بایت

4)

با این اطلاعات قابل تعیین نیست.

مشاهده پاسخ ها

107.

تعداد گره های به فاصله ۵ گام (hop) از یک گره مشخص در یک سیستم شبکه فوق مکعب (hypercube) ۲۵۲ است. قطر (diameter) این شبکه کدام مورد است؟

1)

8

2)

9

3)

10

4)

11

مشاهده پاسخ ها

108.

کدام گزینه در خصوص روشهای سوئیچینگ در یک چند کامپیوتر درست است؟

الف) در سوئیچینگ خزشی (wormhole switching) زمان ارسال بسته در ترافیک ناچیز متناسب با حاصل ضرب طول مسیر و طول بسته است.

ب) در سوئیچینگ ذخیره - و- ارسال (store & forward switching) زمان ارسال بسته در ترافیک ناچیز متناسب با مجموع طول مسیر و طول بسته است.

1)

هر دو گزاره الف و ب درست هستند.

2)

هر دو گزاره الف و ب نادرست هستند.

3)

گزاره الف درست ولی گزاره به نادرست است.

4)

گزاره الف نادرست ولی گزاره به درست است.

مشاهده پاسخ ها

109.

یک پردازنده پایپلاین ۵ مرحله ای را مطابق با شکل زیر در نظر بگیرید. فرض کنید برنامه ای با ۳۰۰ دستور به شکل زیر بر روی این پردازنده اجرا میشود.

شکل

اگر هر دستور فقط به دستور قبلی خود وابسته باشد میزان تسریع این برنامه با استفاده از Forwarding نسبت به حالت بدون استفاده از Forwarding چقدر است؟ (فرض کنید در رجیستر فایل در نیمه اول CLK عملیات نوشتن و در نیمه ی دوم CLK عملیات خواندن انجام میشود.)

1)

1/8

2)

2

3)

2/2

4)

2/8

مشاهده پاسخ ها

110.

در تکه کد زیر برای یک معماری پاپیلاین ده طبقه تعداد مخاطرات (RAW, WAR,WAW) کدام است؟

add $t0, $s0, Ss1

sub $t0, $t0, $t1

lw $t1, 60(St0)

and St0, St1, St0

1)

(5,2,2)

2)

(5,3,2)

3)

(6,2,3)

4)

(6,3,3)

مشاهده پاسخ ها

111.

در یک پردازنده از پیش بینی کننده پرش سه بیتی 3-bit saturation Counter دو سطحی با PHT عمومی استفاده شده است. رفتار ده دستور پرش شرطی اجرا شده آخر به شکل زیر است (به ترتیب از چپ به راست):

$\to TTTNTNTNTT$

فرض کنید بلافاصله قبل از اجرای این ده دستور پرش محتویات BHR عمومی، 101 است و تمامی خانه های PHT صفر هستند. در خصوص نرخ پیش بینی صحیح A و محتویات خانه B به آدرس ۲ در جدول PHT کدام مورد درست است؟

1)

$B = 0, A = 0.2$

2)

$B = 1, A = 0.3$

3)

$B = 2, A = 0.3$

4)

$B = 2, A = 0.2$

مشاهده پاسخ ها

112.

در مورد گزاره های زیر در خصوص کامپیوترهای برداری کدام مورد صحیح است؟

الف - معماری کامپیوترهای برداری قطعاً به صورت پایپلاین است.

ب نمودار تسریع در یک کامپیوتر برداری با معماری حافظه حافظه (memory-memory) به صورت دندان اره‌ای است.

1)

گزاره الف درست و گزاره به نادرست است.

2)

گزاره الف نادرست و گزاره به درست است.

3)

هر دو گزاره الف و ب درست هستند.

4)

هر دو گزاره الف و ب نادرست هستند.

مشاهده پاسخ ها

113.

پاپیلاین (الف) با ۱۰ طبقه و کلاک پریود ۱۰ns برای محاسبه تابع F و پاپیلاین (ب) با ۱۵ طبقه و کلاک پریود ۲۰ns برای محاسبه تابع G وجود دارند. میخواهیم برای بردار ورودی ۱۰۰ عنصری X بردار خروجی FoG(X) (منظور F(G(X) ) را محاسبه کنیم تسریع این محاسبه به کمک زنجیر کردن دو پاپیلاین در مقایسه با حالتی که بدون زنجیر کردن انجام شود چقدر است؟

1)

1/25

2)

1/35

3)

1/45

4)

با این اطلاعات قابل تعیین نیست.

مشاهده پاسخ ها

114.

شکل زیر چه تابعی را پیاده سازی میکند؟

1)

گیت OR با دامنه خروجی کامل

2)

گیت NOR با دامنه خروجی کامل

3)

گیت XOR با دامنه خروجی محدود

4)

گیت NOR با دامنه خروجی محدود

مشاهده پاسخ ها

115.

کدام گزینه در خصوص مدار زیر درست است؟

1)

یک latch ایستا که در هنگام یک بودن پالس ساعت، شفاف (transparent) است.

2)

یک latch پویا که در هنگام یک بودن پالس ساعت، شفاف (transparent) است.

3)

یک latch ایستا که در هنگام صفر بودن پالس ساعت، شفاف (transparent) است.

4)

یک latch پویا که در هنگام صفر بودن پالس ساعت، شفاف (transparent) است.

مشاهده پاسخ ها

116.

برای آنکه در مدار زیر تأخیر صعود و تاخیر نزول برابر شود، باید عرض ترانزیستور PMOS که با Wp مشخص شده چقدر باشد؟ (فرض کنید تحرک پذیری ( $μ$ ) ترانزیستور nmos دو برابر ترانزیستور pmos است.)

1)

11

2)

15

3)

16

4)

20

مشاهده پاسخ ها

117.

فرکانس نوسان مدار زیر، تقریباً چند گیگاهرتز است؟

از مدل RC ساده برای محاسبه تأخیر استفاده کنید ترانزیستور روشن (نوع nmos یا pmos) را با یک مقاومت ۷ کیلواهم مدل کنید. خازنی که در خروجی هر گیت مشاهده می‌شود ۱۰ فمتوفاراد است برای سادگی فرض کنید: $I n 2 = 0.7$

1)

10

2)

4

3)

2

4)

1

مشاهده پاسخ ها

118.

در مدار زیر با توجه به اطلاعات داده شده حداکثر توان ایستا چقدر است؟

1)

22/5

2)

25/25

3)

25/5

4)

26/25

مشاهده پاسخ ها

119.

در مدار شکل داده شده، اگر اندازه تمام ترانزیستورهای شبکه بالابر (PUN) به صورت $(\frac{W}{L}) = \frac{6}{4}$ باشد. اندازه ترانزیستورهای شبکه پایین بر $(\frac{W}{L})_{n} (P D N)$ چقدر باشد، تا ولتاژ سوییچینگ مدار $V_{S W} = \frac{V _{DD}}{2}$ شود؟

$V_{t n} = - V_{tp} = \frac{V DD}{5} = 1 V$

1)

$\frac{4}{8}$

2)

$\frac{4}{4}$

3)

$\frac{6}{8}$

4)

$\frac{6}{4}$

مشاهده پاسخ ها

120.

در یک معکوس کننده CMOS داریم:

$(W . L)_{P} = 2 (W . L)_{n} = 40$

$μ_{n} C_{o x} = 2 μ_{P} C_{o x} = 20 m A . V^{2}$

$V_{t} = 1 V, V_{DD} = 5 V$

با صرف نظر کردن از $t_{r}$ برای سیگنال ورودی، تأخیر انتشار این معکوس کننده ( $t_{P}$ ) با فرض $C_{L} = 1 V, V_{DD} = 5 V$ چند نانوثانیه است؟

1)

150

2)

250

3)

300

4)

500

مشاهده پاسخ ها

121.

کدام گزینه در مورد ولتاژ آستانه ترانزیستورهای MOSFET درست است؟

1)

گرم شدن ترانزیستور موجب افزایش تحرک (mobility) حاملها و به تبع آن کاهش ولتاژ آستانه می‌شود.

2)

با استفاده مؤثر از پدیده (Drain Induced Barrier Lowering (DIBL میتواند به خوبی تثبیت شود.

3)

تابعی از طول ترانزیستور بوده و با آن نسبت معکوس دارد.

4)

پدیده halo doping باعث افزایش ولتاژ آستانه میگردد.

مشاهده پاسخ ها

122.

اگر پارامتر g نشان دهنده تلاش منطقی (logical effort) متوسط یک گیت NOR دو ورودی CMOS متقارن، $g_{H}$ تلاش منطقی متوسط یک پیاده سازی HI-skew از همان گیت، و $g_{L}$ تلاش منطقی متوسط پیاده سازی LO - skew همان گیت باشد، کدام گزاره درست است؟

1)

$g > g_{L} > g_{H}$

2)

$g > g_{H} > g_{L}$

3)

$g_{H} > g_{L} > g$

4)

$g_{H} > g > g_{L}$

مشاهده پاسخ ها

123.

یک طراح، خط لوله‌ای (pipeline) 4-مرحله‌ای طراحی کرده است که تأخیر هر مرحله آن برابر مقادیر زیر است:

$t_{p d 1} = 25 0^{p s}, t_{p d 2} = 35 0^{p s}, t_{p d 3} = 43 0^{p s}, t_{p d 4} = 40 0^{p s}$

با فرض این که تأخیر فلیپ فلاپ‌های استفاده شده در این پردازنده برابر $30 0^{p s}$ ، مقدار $t_{se t u p}$ برابر $17 0^{p s}$ و مقدار $t_{h o l d}$ برابر $15 0^{p s}$ باشد، حداکثر فرکانس کلاک این پردازنده کدام است؟ (حداکثر $t_{s h e w}$ کلاک را 10% در نظر بگیرید.)

1)

$25 0^{p s}$

2)

$35 0^{p s}$

3)

$40 0^{p s}$

4)

$43 0^{p s}$

مشاهده پاسخ ها

124.

کدام عبارت در خصوص یک ترانزیستور MOSFET صحیح است؟

1)

جریان نشتی گیت در ترانزیستورهای NMOS بیشتر از PMOS است.

2)

برای کاهش جریان نشتی کافی است که ولتاژ گیت را به اندازه کافی کاهش دهیم.

3)

در این ترانزیستورها بین درجه حرارت ترانزیستور و جریان نشتی آن یک رابطه معکوس وجود دارد.

4)

با پیشرفت فناوری ساخت و کاهش سایز این نوع ترانزیستورها جریان نشتی در پیوندها (Junction leakage) تبدیل به عامل اصلی افزایش توان نشتی شده است.

مشاهده پاسخ ها

125.

یک حافظه SRAM دارای ۴۰۹۶ کلمه ۱۶ بیتی است که به صورت یک مربع چیده شده‌اند. اگر سایز هر سلول حافظه 0/175 میکرون مربع باشد، و مساحت قسمت‌های جانبی 30% از کل فضای حافظه را تشکیل دهد، کدام یک از گزینه‌های زیر درست است؟

1)

تعداد مالتی پلکسرهای لازم برای ستونها برابر ۱۶ و سایز کل این حافظه تقریباً برابر با ۸۰۰۰ میکرون مربع خواهد بود.

2)

تعداد مالتی پلکسرهای لازم برای ستونها برابر ۳۲ و سایز کل این حافظه تقریباً برابر با ۸۰۰۰ میکرون مربع خواهد بود.

3)

تعداد مالتی پلکسرهای لازم برای ستونها برابر ۱۶ و سایز کل این حافظه تقریباً برابر با ۱۶۰۰۰ میکرون مربع خواهد بود.

4)

تعداد مالتی پلکسرهای لازم برای ستونها برابر ۳۲ و سایز کل این حافظه تقریباً برابر با ۱۶۰۰۰ میکرون مربع خواهد بود.

مشاهده پاسخ ها