حل تشریحی سوال شماره 123 معماری کامپیوتر پیشرفته - VLSI پیشرفته

یک طراح، خط لوله‌ای (pipeline) 4-مرحله‌ای طراحی کرده است که تأخیر هر مرحله آن برابر مقادیر زیر است:

$t_{pd1}=250^{ps},t_{pd2}=350^{ps},t_{pd3}=430^{ps},t_{pd4}=400^{ps}$

با فرض این که تأخیر فلیپ فلاپ‌های استفاده شده در این پردازنده برابر $300^{ps}$، مقدار $t_{setup}$ برابر $170^{ps}$ و مقدار $t_{hold}$ برابر $150^{ps}$باشد، حداکثر فرکانس کلاک این پردازنده کدام است؟ (حداکثر $t_{shew}$ کلاک را 10% در نظر بگیرید.)