پرلایک
صفحه اصلی
تست لایک
کنکور دکتری
مهندسی کامپیوتر - نرم افزار
معماری کامپیوتر پیشرفته - VLSI پیشرفته

حل تشریحی سوالات معماری کامپیوتر پیشرفته - VLSI پیشرفته - کنکور دکتری مهندسی کامپیوتر 1402

منوی آزمون (درس ها)

درباره آزمونساختمان داده ها و طراحی الگوریتم ها(20 سوال)مدار منطقی و معماری کامپیوتر(20 سوال)سیستم های عامل پیشرفته(15 سوال)پایگاه داده های پیشرفته(10 سوال)شناسایی الگو - یادگیری ماشین(25 سوال)شبکه های پیشرفته(10 سوال)معماری کامپیوتر پیشرفته - VLSI پیشرفته(25 سوال)

سوالات معماری کامپیوتر پیشرفته - VLSI پیشرفته

25 سوال
101.

در یک فوق مکعب (Hypercube) 5 بعدی، شماره گره‌های همسایه گره 7، کدام است؟

1)

گره‌های 1، 9، 11، 23 و 31

2)

گره‌های 3، 5، 6، 15 و 23

3)

گره‌های 15، 23، 31، 39 و 47

4)

گره‌های 11، 15، 19، 23 و 27

مشاهده پاسخ ها
102.

طبق برآوردها مشخص شده است که 80% یک برنامه قابلیت موازی سازی دارد. اگر از چهار هسته استفاده کنیم به چه تسریعی میرسیم؟ اگر بینهایت پردازنده داشته باشیم حداکثر تسریع چقدر خواهد بود؟

1)

2.5 و 5

2)

2.5 و 4

3)

1.17 و 4

4)

1.17 و 5

مشاهده پاسخ ها
103.

این زمانهای دسترسی به سیستم حافظه در حالت برخورد و فقدان (یا همان Hit و Miss) داده در حافظه نهان (Cache) در زیر آمده است:

حالت Hit:

حالت Miss:

كلاً 200 عمل واکشی (Fetch) دستور از حافظه 120 خواندن داده از حافظه و 80 نوشتن داده در حافظه داریم. نرخ برخورد در حافظه نهان برابر 0.95 است. زمان متوسط دسترسی به سیستم حافظه چند نانوثانیه است؟


1)

3.6

2)

2.44

3)

1.44

4)

1.14

مشاهده پاسخ ها
104.

یک حافظه نهان با نگاشت مستقیم داریم که دارای 256 بلوک است. اندازه هر بلوک 16 بایت است. آدرس 8010 (دهدهی) حافظه اصلی در کدام بلوک حافظه نهان می تواند قرار گیرد؟

1)

245

2)

244

3)

65

4)

64

مشاهده پاسخ ها
105.

حداکثر دستوراتی که میتوانند خارج از ترتیب (Out of order) و با هم اجرا شوند کدام حالت است؟ (توجه کنید که در صورت نیاز میتوانید از تکنیک تغییر نام (Renaming) استفاده کنید. در ضمن جهت انتقال در دستورات از راست به چپ است. )

11: Add R1, R4, R6

12: Sub R3, R1, R6

13: Xor R6, R2, R3

14: Sub R5, R5, 1

15: Add R4, R5, R6

16: Add R3, R7, R8

1)

11.13.14.16

2)

12,13,14,16

3)

11.13.14.15

4)

11.12.14.16

مشاهده پاسخ ها
106.

جدول رزرواسیون یا مراحل زمانی فعالیت بندهای مختلف (S1 تا S5) یک پایپلاین در زیر آمده است. مشخص کنید به ترتیب حداکثر سرعت عملی و نظری قابل حصول این پایپلاین برحسب تعداد Initiation/Clock (یا همان Operation٫clock) چقدر است.

1)

و

2)

و

3)

و

4)

و

مشاهده پاسخ ها
107.

پردازنده A با فرکانس 1GHz و IPC(Instruction Per Clock)=10 و پردازنده B با فرکانس 1.2GHz و IPC=2 کار می‌کند. MIPS پردازنده های A و B به ترتیب کدام است و کدام گزاره درست است؟

1)

کارایی پردازنده A از B بیشتر است.

2)

کارایی پردازنده A از B بیشتر است.

3)

چیزی در مورد برتری یک پردازنده بر دیگری نمی‌توان گفت.

4)

چیزی در مورد برتری یک پردازنده بر دیگری نمی‌توان گفت.

مشاهده پاسخ ها
108.

در پروتکل همسان سازی داده ها از نوع چهار حالتهMESI (Modified; Exclusive; Shared Invalid)) کنترلر حافظه نهان پردازنده ی A متوجه شود که پردازنده B قصد نوشتن داده ای را دارد که نزد A در حالت M است، چه اتفاقاتی رقم می خورد؟

1)

پردازنده A داده خود را به پردازنده B میدهد و هر دو بلوک داده خود را به حالت S می برند.

2)

پردازنده A داده خود را به پردازنده B میدهد و در وضعیت قبلی میماند پردازنده A بلوک تحویل گرفته شده را به حالت M میبرد و داده را مقداردهی میکند.

3)

پردازنده A داده خود را در حافظه اصلی نوشته بلوک آنرا به حالت S میبرد. پردازنده B بلوک مزبور را از حافظه اصلی خوانده، سپس مقدار میدهد و به وضعیت M می برد.

4)

پردازنده A داده خود را در حافظه اصلی نوشته بلوک انرا به حالت 1 میبرد پردازنده B بلوک مزبور را از حافظه اصلی خوانده، سپس مقدار میدهد و به وضعیت M می برد.


مشاهده پاسخ ها
109.

اگر فرکانس کاری یک پایپلاین 10ns ، تعداد طبقات آن 5 و جریمه پیش بینی غلط انشعاب 4 کلاک باشد، زمان اجرای یک برنامه حاوی 1 میلیارد دستور العمل که 4% آنها انشعابهایی باشد که درست و 1% انشعاب‌هایی باشد که غلط پیش بینی شده باشد، با اندکی تقریب چند ثانیه خواهد بود؟

1)

0.99

2)

1

3)

1.25

4)

1.39

مشاهده پاسخ ها
110.

هزار کار (Task) داریم که میخواهیم روی دو پردازنده انجام دهیم زمان مفید هر کار برابر 1 است ولی به خاطر نیاز به داده های دیگر و ارتباط با سایر کارها تأخیر هر انتقال اطلاعات بین دو پردازنده 10 ) و صفر داخل هر پردازنده را باید در نظر بگیریم تعداد ارتباطات بین دو پردازنده برابر با کمینه تعداد کاری است که روی پردازنده ها گذاشته ایم. ارتباطات به صورت غیر همپوشان (Non overlapped) با محاسبات انجام می شود.

نسبت زمان کل اجرا در حالت تقسیم مساوی کار بین دو پردازنده یعنی نصف نصف به زمان کل اجرا در حالت توزیع 100 کار برای یک پردازنده و 900 کار برای دیگری برابر کدام است؟

1)

3.1

2)

2.9

3)

2.5

4)

1.8

مشاهده پاسخ ها
111.

کدام یک از موارد زیر درباره اثر افزایش درجه شرکت پذیری حافظه نهان (Higher Associativity Cache) بدون تغییر اندازه Cache و اندازه بلوکها درست است؟



1)

اثری بر روی نرخ Miss ندارد.

2)

باعث کاهش نرخ Conflict Miss می شود.

3)

باعث افزایش نرخ Conflict Miss می شود.

4)

باعث کاهش نرخ Compulsory Miss (Miss اجباری) می‌شود.

مشاهده پاسخ ها
112.

در یک پردازنده پایپلاین بدون در نظر گرفتن تأخیرهای ناشی از اجرای دستورات پرشی میانگین پالس ساعت اجرای دستور (CPI) برابر 1 است. اگر 30% از دستورات یک برنامه دستورات پرش شرطی باشد و اجرای هر دستور پرش شرطی نیاز به 3 پالس ساعت اضافه داشته باشد میانگین پالس اجرای دستور چند خواهد بود؟

1)

1.6

2)

1.8

3)

1.9

4)

2.0

مشاهده پاسخ ها
113.

اجرای پایپلاین پنج مرحله ای دستورات شامل واکشی دستور (IF) رمزگشایی و به دست آوردن عملوندها (ID) اجرا (EX) مراجعه به حافظه داده (DM) و ذخیره نتیجه در ثباتها (WB) است. با فرض اینکه امکان استفاده از تکنیک Forwarding و جابجایی دستور به کمک کامپایلر برای رفع وابستگی (Hazard) وجود داشته باشد و هر مرحله در یک پالس ساعت انجام شود برای اجرای دستورات زیر چند پالس ساعت مورد نیاز است؟ انتقال ثبات ها از راست به چپ)

1)

8

2)

9

3)

10

4)

11

مشاهده پاسخ ها
114.

در یک حافظه نهان که به صورت way set associative 4- پیاده سازی شده است به چند مدار مقایسه گر برای جستجوی داده در هر سطر نیاز است؟

1)

1

2)

2

3)

3

4)

4

مشاهده پاسخ ها
115.

کدام جمله در خصوص عمل نوشتن در حافظه نهان نادرست است؟

1)

در روش Write back مشکل درست یا نادرست بودن محتوای بلوک (Clean٫Dirty) وجود ندارد.

2)

در روش Write through عمل نوشتن هم در حافظ نهان و هم در حافظه اصلی انجام می شود.

3)

در روش Write through مشکل Read Miss بعد از عمل نوشتن اتفاق نمی افتد.

4)

در روش Write back مشکل نوشتنهای تکراری در حافظه اصلی اتفاق نمی افتد.

مشاهده پاسخ ها
116.

در طرح یک مدار حافظه RAM تعداد سلولهای تک بیتی در ردیفها و ستونها برابر است. در صورتی که تعداد كلمات حافظه و تعداد بیتهای هر کلمه ۳۲ بیت باشد تعداد خطوط آدرس Column decoder کدام است؟

1)

4

2)

5

3)

8

4)

9

مشاهده پاسخ ها
117.

در طراحی یک جمع کننده ۶۴ بیتی به روش carry-select-adder از واحدهای جمع کننده ۱ بینی با تأخیر 1ns و واحدهای مالتی پلکسر با تأخیر 1ns استفاده شده است. در صورتی که دسته بندی واحدهای جمع کننده به صورت یکسان و برای تأخیر حداقل انجام شده باشد میزان تأخیر مدار چند نانوثانیه است؟

1)

14

2)

15

3)

16

4)

64

مشاهده پاسخ ها
118.

کدام یک از عبارات زیر نادرست است؟

1)

در فرایندهای ساخت جدید مدارهای مجتمع تاخیر سیم ها بر تاخیر گیت ها غلبه دارد.

2)

کاهش ولتاژ آستانه باعث کاهش تاخیر ترانزیستور میشود و در مسیرهای غیر بحرانی بهتر است از ترانزیستورهایی با ولتاژ آستانه پایین استفاده نمود.

3)

جایگزین کردن بین لایه های فلز با ماده دیگری با ضریب گذردهی پایین و جایگزین کردن اکسید گیت با ماده ای با ضریب گذردهی بالا و ضخامت بیشتر میتواند به ترتیب در بهبود تاخیر و توان موثر باشد.

4)

گزینه‌های (2) و (3)

مشاهده پاسخ ها
119.

کدام یک از گزینه های زیر درست است؟

1)

با کاهش مقدار ولتاژ منبع تغذیه توان و تأخیر بهبود می یابند.

2)

پدیده قفل شدگی با افزایش تعداد اتصالات substrate یا well به منبع تغذیه، کاهش می یابد.

3)

لایه های پایین تر فلز برای ارتباطات سراسری استفاده میشوند و لایه های پایین تر برای اتصالات محلی.

4)

یکی از محاسن جایگزین کردن گیت پلی سیلیکونی با گیت از جنس فلز در تکنولوژیهای جدید افزایش کنترل بر روی ولتاژ استانه است.

مشاهده پاسخ ها
120.

ساختار ترانزیستوری زیر را در نظر بگیرید. فرض کنید یکی از سیگنالهای کنترل کننده ترانزیستورهای سریع تر از سیگنالهای دیگر یک شود در مورد اعمال سیگنالها چه می توان گفت؟

شکل؟؟؟

1)

تفاوتی نمیکند که کدام سیگنال به کدام ترانزیستور اعمال شود.

2)

بهتر است سیگنالی که سریع تر یک میشود به ترانزیستور میانی اعمال گردد تا سریع تر تغییر حالت دهد.

3)

بهتر است سیگنالی که سریع تر یک میشود به ترانزیستور متصل به خروجی اعمال گردد تا اشتراک بار کاهش یابد.

4)

بهتر است سیگنالی که سریع تر یک میشود به ترانزیستور متصل به منبع تغذیه اعمال گردد تا اثر بدنه کاهش یابد.

مشاهده پاسخ ها
121.

شکل زیر یک شبکه توزیع کلاک را بر روی یک تراشه دیجیتال نشان میدهد. هر قطعه سیم که با باکس نمایش داده شده است دارای ۰٫۱ میلی متر طول با مقاومت ۱۰ اهم و خازن ۱۰ فمتوفاراد است. انتهاهای شبکه توزیع کلاک به ثباتهای ۳۲ بیتی متصل شده است که بار ۳۰۰ فمتوفاراد را سبب میشود زمان صعود و نزول کلاک را صفر فرض کنید بیشینه انحراف کلاک (Clock Skew) بین هر کدام از بلوکهای ثباتی چند پیکوثانیه خواهد بود؟ (از مدل RC ساده و تأخیر المور استفاده کنید. )

شکل

1)

8/76

2)

21/66

3)

21/8

4)

31/59

مشاهده پاسخ ها
122.

کدام یک از عبارات زیر درست است؟

1)

سیم های سراسری مانند کلاک با Scaling سریع تر می شوند.

2)

کاهش ولتاژ منبع تغذیه طبق قانون مور بوده است.

3)

چگالی جریان با Scaling افزایش می یابد.

4)

توان پویا با Scaling افزایش می یابد.

مشاهده پاسخ ها
123.

مدار شکل زیر را در نظر بگیرید. خازن گیت ورودی و خازن سیم را نشان می‌دهد. تلاش منطقی stage3 برابر کدام گزینه است؟

شکل؟؟؟

1)

4/2

2)

8

3)

9/8

4)

12

مشاهده پاسخ ها
124.

ماشین حالت شکل را با مشخصات زیر در نظر بگیرید. A، B و C بلوک‌های مدار ترکیبی با ویژگی‌های زیر هستند:

و لچ‌هایی هستند که با سطح یک و با کلاک کار می‌کنند. این لچ‌ها دارای زمان Setup، 150 پیکوثانیه و تأخیر ورودی به خروجی، پیکوثانیه هستند. تأخیر کلاک به خروجی برابر 80 پیکوثانیه و زمان 100Hold پیکوثانیه است. ( مدت زمانی است که کلاک 1 است و مبین پریود کلاک است.) چه محدودیتی باید روی Ton وجود داشته باشد؟

شکل؟؟؟

1)

2)

3)

4)

مشاهده پاسخ ها
125.

شکل زیر را در نظر بگیرید. همه ترانزیستورهای NMOS را هم اندازه در نظر بگیرید و فرض کنید که مقاومت یک ترانزیستور NMOS با اندازه کمینه برابر R و خازن پارازیت آن برابر باشد. فرض کنید همه ترانزیستورهای NMOS دارای اندازه S باشند. تأخیر مسیر بحرانی برحسب R، C، S و کدام است؟ (IN2=1 در نظر بگیرید.)

شکل؟؟؟

1)

2)

3)

4)

مشاهده پاسخ ها