سوال 117
حل تشریحی سوال شماره 117 معماری کامپیوتر پیشرفته - VLSI پیشرفته
کنکور دکتری مهندسی کامپیوتر 1402
117.
در طراحی یک جمع کننده ۶۴ بیتی به روش carry-select-adder از واحدهای جمع کننده ۱ بینی با تأخیر 1ns و واحدهای مالتی پلکسر با تأخیر 1ns استفاده شده است. در صورتی که دسته بندی واحدهای جمع کننده به صورت یکسان و برای تأخیر حداقل انجام شده باشد میزان تأخیر مدار چند نانوثانیه است؟
1)
14
2)
15
3)
16
4)
64
پاسخ ها
0 پاسختا کنون پاسخی برای این سوال وارد نشده است،