صفحه اصلی

تست لایک

کنکور دکتری

مهندسی کامپیوتر - نرم افزار

معماری کامپیوتر پیشرفته - VLSI پیشرفته

حل تشریحی سوالات معماری کامپیوتر پیشرفته - VLSI پیشرفته - کنکور دکتری مهندسی کامپیوتر 1403

منوی آزمون (درس ها)

درباره آزمون ساختمان داده ها و طراحی الگوریتم ها(20 سوال)مدار منطقی و معماری کامپیوتر(20 سوال)سیستم های عامل پیشرفته(15 سوال)پایگاه داده های پیشرفته(10 سوال)شناسایی الگو - یادگیری ماشین(25 سوال)شبکه های پیشرفته(10 سوال)معماری کامپیوتر پیشرفته - VLSI پیشرفته(25 سوال)

سوالات معماری کامپیوتر پیشرفته - VLSI پیشرفته

25 سوال

101.

در یک پردازنده که ولتاژ آن قابل کنترل است، کاهش 20 درصدی ولتاژ باعث کاهش 20 درصدی فرکانس کار پردازنده می‌شود. نسبت تقریبی توان مصرفی پردازنده با ولتاژ کاهش یافته به‌توان مصرفی آن در حالت عادی چقدر است؟

1)

0/51

2)

0/53

3)

0/61

4)

0/63

مشاهده پاسخ ها

102.

برای سرعت بخشیدن به عملیات ممیز شناور یک پردازنده گرافیکی برای اجرای یک برنامه خاص، دو راهکار پیشنهاد شده است:

الف- بهبود سخت‌افزار برای اجرای 2 برابر سریع‌تر همه عملیات ممیز شناور

ب- بهبود سخت‌افزار برای اجرای 20 برابر سریع‌تر دستور جذر ممیز شناور

در صورتی که همه دستورات ممیز شناور، 50 درصد و دستورات جذر ممیز شناور، 10 درصد زمان اجرای برنامه را شامل شوند، میزان تسریع اجرای برنامه برای حالت‌های (الف) و (ب) به‌ترتیب کدام‌اند؟

1)

1/12 و 1/43

2)

1/43 و 1/12

3)

1/33 و 1/10

4)

1/53 و 1/50

مشاهده پاسخ ها

103.

در یک پردازنده که دارای آدرس حافظه مجازی با قالب زیر است، آدرس حافظه فیزیکی 36 بیت دارد. برای ترجمه آدرس مجازی به فیزیکی، از دو بافر ترجمه TLB1 و TLB2 استفاده می‌شود. TLB1 دارای ظرفیت 128 درایه با نگاشت مستقیم و TLB2 با ظرفیت 512 درایه و با ساختار انجمنی 4 راهه (4 Way Set Associative) است. تعداد بیت‌های مورد نیاز به‌ترتیب برای ساخت TLB1 و TLB2 کدام‌اند؟

1)

5760 و 23040

2)

7808 و 31232

3)

6748 و 27136

4)

6912 و 27648

مشاهده پاسخ ها

104.

در یک پردازنده، قالب آدرس مجازی به شکل زیر است. حجم حافظه اصلی $2^{24}$ بایت و حجم حافظه مجازی $2^{36}$ بایت است. اگر حداکثر $2^{10}$ قطعه داشته باشیم و از یک بافر ترجمه TLB به‌صورت تمام انجمنی (Fully Associative) استفاده کنیم، هر درایه TLB چند بیت است؟ (برای هر درایه یک بیت اعتبار در نظر بگیرید. اندازه صفحات و بلوک‌ها 4KB است).

1)

34

2)

35

3)

36

4)

37

مشاهده پاسخ ها

105.

در یک سلسه مراتب حافظه، حافظه‌های نهان سطح یک، سطح دو و حافظه اصلی را داریم. با داشتن اطلاعات زیر، متوسط زمان دستیابی به حافظه کدام است؟

hit time L1=1ns

hit time L2=5ns

miss rate L1=15%

miss rate L2=10%

miss penalty L2=60CLK

$F_{C L K} = 2 G H Z$

1)

2/2

2)

2/3

3)

2/4

4)

2/5

مشاهده پاسخ ها

106.

در یک پردازنده دارای حافظه مجازی، آدرس دهی حافظه نهان به‌صورت ایندکس فیزیکی و نشانه مجازی (Physically Indexed, Virtually Tagged) انجام می‌شود. اگر قالب آدرس مجازی و فیزیکی به‌صورت زیر باشد، حجم حافظه نهان که به‌صورت انجمنی 4 راهه (4Way Set Associative) است، چند کیلوبایت (KB) است؟

1)

4

2)

8

3)

12

4)

16

مشاهده پاسخ ها

107.

در یک پیش‌بینی کننده انشعاب دوسطحی از نوع (m,n)، در صورتی که بافر انشعاب با 10 بیت پایین PC ایندکس شود، تعداد بیت مورد نیاز برای پیاده‌سازی این بافر کدام است؟

1)

$2^{10} \cdot 2^{m . n}$

2)

$2^{10} \cdot 2^{m} . n$

3)

$2^{10} \cdot 2^{m} + n$

4)

$2^{10} \cdot 2^{m + n}$

مشاهده پاسخ ها

108.

اگر از شمارنده دوبیتی اشباع شونده برای پیش‌بینی انشعاب یک دستورالعمل انشعاب شرطی استفاده کنیم و الگوی پرش‌های این دستور (از چپ به راست) به‌صورت زیر باشد، چه نسبتی از پرش‌ها درست پیش‌بینی شده است؟ (فرض کنید شمارنده در ابتدا مقدار $ϕϕ$ را دارد.)

N,N,T,T,T,T,T,N,N,T,T,N,T,T,T,

$\to$

1)

$\frac{7}{15}$

2)

$\frac{8}{15}$

3)

$\frac{9}{15}$

4)

$\frac{10}{15}$

مشاهده پاسخ ها

109.

در الگوریتم زمان‌بندی اجرای پویا و خارج از ترتیب (OOO) توماسولو، کدام‌یک از جملات زیر نادرست است؟

1)

به ازای هر ایستگاه رزرو (Reservation station) یک واحد عملیاتی وجود دارد.

2)

دستورالعمل‌ها از واحد دستورالعمل به‌صورت اولین ورودی - اولین خروجی (FIFO)، وارد صف دستورالعمل می‌شوند.

3)

تمام نتایج تولید شده توسط واحدهای عملیاتی و واحد بارگیری (Load unit)، روی یک گذرگاه داده مشترک قرار می‌گیرند.

4)

هر ایستگاه رزرو، شامل اطلاعاتی دربارۀ عملی که باید انجام شود، اپرندها و اطلاعاتی راجع به چگونگی حل و فصل مخاطرات (Hazard) هستند.

مشاهده پاسخ ها

110.

در الگوریتم زمان‌بندی اجرای پویا و خارج از ترتیب (OOO) توماسولو که در آن اجرای دستورات می‌تواند با گمانه‌زنی (Speculative) باشد، کدام‌یک از عبارت‌های زیر نادرست است؟

1)

ورود دستورات به‌ترتیب برنامه، اجرای آنها خارج از ترتیب و اتمام آنها به‌ترتیب است.

2)

با افزودن ROB به الگوریتم توماسولو، بافر ذخیره‌سازی (Store Buffer) حذف شده و ROB کار آن را انجام می‌دهد.

3)

با افزودن ROB ، تعداد از واحدهای عملیاتی ساده مثل INC و DEC حذف شده و ROB کار آن را انجام می‌دهد.

4)

نیاز به یک بافر ROB، داریم که فاز اتمام دستورات (Commit) را متناسب با ترتیب ورود دستورات انجام دهد.

مشاهده پاسخ ها

111.

فرض کنید برای اجرای یک برنامه در یک سیستم با 100 پردازنده می‌خواهیم تسریع 50 برابری نسبت به اجرای همان برنامه با فقط یک پردازنده داشته باشیم. چند درصد برنامه باید قابلیت اجرای موازی داشته باشد؟

1)

96/43

2)

97/02

3)

98/86

4)

98/98

مشاهده پاسخ ها

112.

در یک سیستم چندپردازنده‌ای با حافظه اصلی توزیع‌شده بین پردازنده‌ها، هزینه دسترسی به حافظه دور توسط یک پردازنده 300ns است. اگر برای اجرای یک برنامه در این سیستم، 0/2 درصد از دسترسی‌های به حافظه، مربوط به حافظۀ دور باشد، تعیین کنید اجرای برنامه در این حالت چند برابر نسبت به حالتی که همه دسترسی‌های حافظه در حافظه محلی تأمین شود، کندتر است؟ (CPI را برای حالت بدون دسترسی به حافظه دور، 0/5 فرض کنید. فرکانس ساعت سیستم 2GHZ است.)

1)

1/5

2)

1/6

3)

1/7

4)

1/83

مشاهده پاسخ ها

113.

در سیستم‌های چند پردازنده‌ای که از حافظه مشترک استفاده می‌کنند، همسانی حافظه نهان (Cache Coherency) یکی از چالش‌های مهم است. کدام‌یک از عبارت‌های زیر در این زمینه، نادرست است؟

1)

پروتکل همسانی Snoopy، معمولاً برای سیستم‌های چند پردازنده با حافظه مشترک توزیع نشده (SMP) و پروتکل Directory، برای سیستم‌های چند پردازنده با حافظه مشترک توزیع شده استفاده می‌شوند.

2)

در پروتکل Snoopy، اگر یکی از حافظه‌های نهان بلوکی را به‌صورت Modified در اختیار داشته باشد، با دریافت پیام Write miss، بلوک خود را در حافظه می‌نویسد و به حالت Invalid می‌رود.

3)

در پروتکل Snoopy، اگر یکی از حافظه‌های نهان، بلوکی را به‌صورت Shared در اختیار داشته باشد، با دریافت پیام Write miss از گذرگاه، آن بلوک را Invalid می‌کند.

4)

در پروتکل Snoopy، اگر یکی از حافظه نهان، بلوکی را به‌صورت Shared در اختیار داشته باشد و از سمت پردازنده خود پیام Write miss دریافت کند، بلوک را در اختیار پردازنده قرار داده و آن را به حالت Modified درمی‌آورد.

مشاهده پاسخ ها

114.

در یک سیستم دوپردازنده‌ای با حافظه مشترک، بلوک‌های حافظه نهان مربوط به هر یک از پردازنده‌ها 2 کلمه‌ای هستند. اگر دو کلمه A و B که در یک بلوک حافظۀ اصلی هستند، توسط این دو پردازنده به‌ترتیب زیر مورد دسترسی قرار گیرند، تعیینن کنید کدام‌یک "دسترسی اشتراکی درست" (True sharing miss) و کدام‌یک "دسترسی اشتراکی غلط" (False Sharing miss) هستند؟ (برای شروع فرض می‌شود بلوک مورد نظر به‌صورت Modified در اختیار P2 است و P1 قبلاً دسترسی به این بلوک نداشته است.)

1:P1 Writes A

2:P2 Writes B

2:P1 Writes B

1:P2 Writes A

1)

صحیح، غلط، صحیح، غلط

2)

غلط، صحیح، غلط، صحیح

3)

صحیح، صحیح، غلط، غلط

4)

غلط، غلط، صحیح، صحیح

مشاهده پاسخ ها

115.

در خط لوله 5 قسمتی پردازنده MIPS، 4 دستورالعمل زیر به‌ترتیب وارد خط لوله می‌شوند. اگر فقط واحد Forwarding داشته باشیم، برای جلوگیری از مخاطرات در خط لوله چند دستور NOP و در کجای برنامه اضافه کنیم؟

$I_{1} : a dd r5,r2,r1$

$I_{2} : lw r3,4(r5)$

$I_{3} : or r3,r5,r3$

$I_{4} : s w r3,0(r5)$

(توجه: در نیمه اول CLK، نتایج در بانک ثبات نوشته و در نیمه دوم CLK، ثبات‌ها خوانده می‌شوند.)

1)

یک دستور NOP بین $I_{2}$ و $I_{3}$

2)

دو دستور NOP: یکی بین $I_{2}$ و $I_{3}$ و یکی بین $I_{3}$ و $I_{4}$

3)

سه دستور NOP: که هر یک بین $I_{1}$ و $I_{2}$ ، $I_{2}$ و $I_{3}$ ، $I_{3}$ و $I_{4}$

4)

با داشتن Forwarding برای این دستورات، نیاز به NOP نیست.

مشاهده پاسخ ها

116.

مقدار تلاش منطقی (g) هر کدام از ورودی‌ها مدار زیر، چقدر است؟

1)

g=(3+r)/(3)

2)

g=(3r)/(1+r)

3)

g=(3+r)/(1+r)

4)

g=(3+r)/(1+r/3)

مشاهده پاسخ ها

117.

مقدار ضریب تغییرات گره خروجی out در مدار زیر چقدر است؟ (فرض کنید احتمال یک بودن ورودی‌های A و B، برابر با $\frac{1}{4}$ و احتمال یک بودن ورودی C، برابر با $\frac{1}{2}$ است.)

1)

$α = \frac{1}{4}$

2)

$α = \frac{1}{2}$

3)

$α = \frac{39}{256}$

4)

$α = \frac{15}{256}$

مشاهده پاسخ ها

118.

مدار زیر چه تابعی را پیاده می‌کند؟

1)

F=A AND B

2)

F=A NOR B

3)

F=A XOR B

4)

F=A XNOR B

مشاهده پاسخ ها

119.

اگر نسبت اندازه ترانزیستورها در معکوس کننده واحد برابر با دو به یک باشد، مقدار بهینه تأخیر تلاش منطقی هر مرحله در مدار زیر به کدام مورد نزدیک است؟

1)

f=6

2)

f=7

3)

f=8

4)

f=9

مشاهده پاسخ ها

120.

مدار زیر چه تابعی را پیاده می‌کند؟

1)

$F = (A \oplus B \oplus C)^{'}$

2)

$F = (A \oplus B \oplus C)$

3)

$F = (A B + A C + BC)$

4)

$F = (A B + A C + BC)^{'}$

مشاهده پاسخ ها

121.

اگر مقدار خازن گیت در واحد سطح برابر با $10 f F . μ m^{2}$ باشد، مقدار کل خازن گیت در شکل زیر چقدر است؟

1)

$C g = 1.8 f F$

2)

$C g = 3.6 f F$

3)

$C g = 5.76 f F$

4)

$C g = 6.48 f F$

مشاهده پاسخ ها

122.

مقدار تأخیر مدار زیر از $V_{in}$ تا خروجی Out با استفاده از مدل تأخیر المور، کدام است؟

1)

$3 RC (1 + W^{2})$

2)

$2 RC (1 + W^{2})$

3)

$3 RC (0.5 + W^{2})$

4)

$2 RC (1 + 2 W^{2})$

مشاهده پاسخ ها

123.

در مدار زیر چنانچه ورودی‌های A و C بتوانید به جای یکدیگر سوئیچ زده شوند، ممکن است به اشتباه مقادیر درستی را در خروجی داشته باشیم و به همین دلیل نتوانیم خطائی را شناسایی کنیم. کدام بردارهای آزمون (در هر دو بخش nMOS و pMOS) قادر به شناسایی چنین خطایی است؟

1)

ABC=000

2)

ABC=011

3)

ABC=011

4)

ABC=110

مشاهده پاسخ ها

124.

در شکل زیر $G_{0 -} G_{4} = 11001. C_{i} = 1$ و $P_{0} - P_{4} = 11110$ است. اگر تأخیر وارونگر 100psec باشد، تأخیر مدار چقدر خواهد شد؟

1)

2.35ns

2)

2.43ns

3)

2250psec

4)

2500psec

مشاهده پاسخ ها

125.

شکل زیر یک لچ پویا (عنصر ذخیره داده) را با یک پورت دستیابی که خروجی لچ را به گذرگاه متصل کرده است. نشان می‌دهد. چنانچه لچ مقدار صفر را ذخیره کرده (در گره A) و گذرگاه در آغاز LOW باشد، هنگامی که سیگنال Read را فعال کنیم، چه اتفاقی می‌افتد؟

1)

مشکلی وجود ندارد.

2)

مشکل اشتراک بار وجود دارد و مقدار گره A تغییر می‌کند.

3)

اگر گیت انتقالی Read بزرگتر باشد، مشکلی پیش نخواهد آمد.

4)

مشکل اشتراک بار وجود دارد، اما مقدار گره A تغییر پیدا نمی‌کند.

مشاهده پاسخ ها