حل تشریحی سوال شماره 21 مدار منطقی و معماری کامپیوتر

کد Verilog/VHDL زیر را در نظر بگیرید. با توجه به مقادیر ورودی‌ها که به‌صورت شکل موج داده شده‌اند، مقدار خروجی y پس از 5 سیکل، کدام مورد است؟

Verilog

module exam(z1,z2,a,b,y);

output y;

wire a,b;

reg[7:0]

always@(posedge a or negedge b)

if (!b)begin

y<=0;

end else begin

y<=y*z1+z2;

end

endmodule

VHDL

entity exam is

port(

a,b:in bit;

z1,z2: in signed (7downto 0);

y:out signed (8 downto 0));

end entity exam;

architecture AR of exam is

begin

process(a,b)

begin

if b='0' then

y<=(others=>'0');

elsif rising_edge(a)then

y<=<*z1+z2;

end if;

end process;

end AR;