حل تشریحی سوال شماره 22 مدار منطقی و معماری کامپیوتر

کد Verilog/VHDL زیر در نظر بگیرید. با توجه به مقادیر ورودی‌ها که به‌صورت شکل موج داده شده است، خروجی Q کدام است؟

شکل؟؟؟

verilog

module ParReg(D,Id,clr,clk,Q);

input D,Id,clr,clk; outputQ;

wire [7:0]D; wire Id,clr,clk;

reg [7;0]Q;

always@(posedge clk or negedge clr)

if (!clr) begin

Q=0;

end else begin

if (Id)begin

Q=D;

end

end

end module

VHDL

entity ParReg is

port(D: in bit_vector; clk,Id: in bit; Q:out bit_vector);

end entity ParReg is

begin

L: Process(clk,clr)

begin

if (clr='event and clk='1')then

if (Id='1')then

Q<=D;

end if;

end if;

end process;

end architecture RTL;